基于SRAM存内逻辑架构的AES加密电路

本发明公开了一种基于SRAM存内逻辑架构的AES加密电路，包括：SRAM存内逻辑阵列，用于实现AES加密算法中子密钥的存储和相对应的轮密钥加；数字电路模块，用于实现AES加密算法中除了轮密钥加部分的其他所有函数操作及存内逻辑阵列的读写控制信号，根据密钥扩展部分生成子密钥的顺序，产生写控制信号，控制SRAM存内逻辑阵列对子密钥的存储；根据加密操作的顺序，依次产生读控制信号，控制加密过程值与对应子密钥进行异或操作。相对于传统的AES加密电路来讲，此发明采用非冯诺依曼架构实现加密操作，避免了密钥在总线上的搬运，不仅大大提高了加密速度，减少了数据搬运的功耗损失，还提高了加密电路的安全性能，切断了攻击者从总线上窃取密钥的可能。