链路等长设计方法、装置、电子器件与设备、存储介质

本申请提供一种链路等长设计方法、装置、电子器件与设备、存储介质，方法包括：按照设定时长间隔不断获取封装信号设计文件中需进行系统级等长的第一目标器件当前的第一延时信息，并同步至PCB主体信号设计文件中，以及按照设定时长间隔不断获取PCB主体信号设计文件中需进行系统级等长的第二目标器件当前的第二延时信息，并同步至封装信号设计文件中。这样进行链路等长设计的一侧可以不断自动获得对端的延时信息，从而可以不断获得整个系统级链路的总延时信息，提高封装信号设计侧和PCB主体信号设计侧对于对端延时信息的获取及时性和便捷性，无需反复交互delay，降低设计压力，提高设计效率。