一种用于进行矩阵奇异值分解的CPU-FPGA异构计算架构

本申请公开了一种用于进行矩阵奇异值分解的CPU‑FPGA异构计算架构，包括虚拟化的FPGA，且所述FPGA被划分为静态区、服务区以及动态区；所述FPGA基于虚拟内存加载资源调度算法，使得服务区能够根据具体需求加载相应功能电路，并在不需要相应功能时，将服务区相应的硬件资源分配给动态区；其中，所述静态区包括：PGA和CPU通信的xDMA数据通路、对动态区和服务区进行分区以及部分重构的电路；所述动态区包括：读写状态机、旁路转换缓冲TLB、用户逻辑接口UIL以及存放用户逻辑的可部分重构的用户逻辑区域，且所述用户逻辑区域被划分为若干vFPGA，各vFPGA加载有单边Jacobi矩阵奇异值分解算法。通过本申请架构设计简化了异构加速算法的开发流程，并实现了奇异值分解计算的高效并行。