一种用于连接CPLD和FPGA的总线数据传输方法及总线

本发明提供了一种用于连接CPLD和FPGA的总线数据传输方法及总线，其根据总线传输的时序特征，通过在主设备端对输入信号分时分步骤在同一通道进行传输，解决了现有技术中对CPLD/FPGA的管脚数量需求过多的问题，让整个系统的设计对CPLD/FPGA IO接口资源需求量更少，减少的IO数量可达67%左右，可以选择CPLD/FPGA芯片更小的型号，对整个设计系统的面积大小和成本都是有利的，从而提高系统的集成度和灵活性。