芯片压缩测试电路结构

本发明涉及芯片测试技术领域，尤其涉及一种芯片压缩测试电路结构，包括串行输入接口、M个输入触发器、M个加扰电路、解压缩模块、N条扫描链、压缩模块和M个输出触发器、串行输出接口；A1的输入管脚与串行输入接口相连；Am的输出管脚与Em的输入管脚相连，Am中的数据通过Em加扰后生成对应的预设数值；每一扫描链的输入端与解压缩模块的输出管脚相连，输出端与压缩模块的输入管脚相连；BM的输入管脚与所述串行输出接口相连，输出触发器均与所述压缩模块的数出管脚相连。本发明能够基于一组串行数据输入接口和串行数据输出接口实现压缩模式的测试，提高了测试覆盖率，提高了时钟频率，减少了芯片测试时间，降低了芯片测试成本。