一种基于动态逻辑计算的数字存算一体芯片

本申请公开一种基于动态逻辑计算的数字存算一体芯片，由乘法器电路和/或半加器电路和/或第一全加器电路和/或第二全加器电路组成，包括：一级电路和二级电路，包括上拉网络和/或下拉网络，用于实现基本逻辑计算；一级电路通过一级时钟信号启动；二级电路通过二级时钟信号启动；充电晶体管和放电晶体管；根据一级时钟信号或二级时钟信号开断，用于实现上拉网络或下拉网络的计算控制并将一级电路的计算结果输出到二级电路进行逻辑计算。本申请设计的乘加单元使用的晶体管数目大幅度减少，在延时和功耗等主要指标上都有所提升，解决了数字存算一体芯片面向AI大模型搭载过程中能耗和面积占用过大的问题。