摘要
本发明公开了一种基于多路并行数据重组的信号生成方法,包括:S1、在为满足预设时序收敛条件而降低用于信号生成的fclkM时钟域的情况下将fclkM时钟域下的M路并行信号传输到用于信号重组的fclkN时钟域下时,控制在fclkN时钟域下的fifo读使能,将T+1个周期作为一个循环,生成N路第一重组信号;S3、在为满足预设资源消耗条件而减小多路并行信号的并行路数M的情况下将fclkM时钟域下的M路并行信号传输到用于信号重组的fclkN时钟域下时,通过第二计数器控制在fclkM时钟域下的fifo写使能,将T'+1个周期作为一个循环,生成N路第二重组信号;本发明使得信号可以以较小并行路数生成,从而使系统能够在资源和速度之间灵活平衡,以满足时序和资源的具体需求。
技术关键词
多路并行数据
信号生成方法
多路并行信号
时钟
周期
FIR滤波器
FPGA芯片
时序
计数器
资源
采样率
手册
速度
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