一种提升SPI通信波特率的电路架构及实现方法

本发明公开一种提升SPI通信波特率的实现方法，在时钟相位CPHA=0时，主机在片选信号CS下降沿发送第一位MOSI数据，第一个时钟下降沿或上升沿发送第二位MOSI数据，从机在第一个时钟上升沿或下降沿同时采样MOSI及发送MISO数据，主机只在下一个时钟上升沿或下降沿采样MISO数据；在时钟相位CPHA=1时，从机在片选信号CS下降沿发送第一位MISO数据，在第一个时钟上升沿或下降沿不发送数据，在第一个时钟下降沿或上升沿发送第二位MISO数据，主机收发数据时序不变。本发明解决了SPI通信波特率受制于芯片后端布局及走线延时难以达到20M以上，而目前硬件电路解决方案需要额外增加主机电路设计的问题。