芯片后端设计中通道电压降规避方法、装置、设备及介质

本发明提供一种芯片后端设计中通道电压降规避方法、装置、设备及介质，其在识别出芯片电路图中的低强度通道后，采用电源网络创建流程和分区约束密度流程中的至少一个流程对芯片电路图进行自动处理，有效降低电压降，对于电源网络创建流程，由于其在芯片后端设计的布局规划阶段进行，并非如现有技术中在芯片后端设计的后期对电源网路进行手动加密，不会发生时序的退化的问题，对于分区约束密度流程，其先将低强度通道划分为多个网格后，再将属于该通道的多个标准单元分布至多个网格中，每个网格中的标准单元密度满足10％‑30％，使标准单元的分布更加分散均匀，避免现有技术中约束标准单元密度后局部密集导致电压降的问题。