一种基于布斯编码的存内计算电路

本发明属于集成电路技术领域，具体说的是一种基于布斯编码的SRAM存内计算电路。本发明在传统6T‑SRAM存储单元的基础上，在每行存储阵列中增加个N个布斯解码器；同时对输入信号进行布斯编码，在布斯编码信号的控制下，经过布斯解码器得到相应的部分积，再经过加法器树进行多行部分积的相加；对于8bit的输入信号，经过布斯编码得到四组编码信号，分为4个周期进行输入信号的编码，最后将每周期下SRAM得到的部分积和进行移位累加，得到多个8bit数据的乘法累加和。本发明利用SRAM存储阵列同时存储1bit权值和它的反的特点，将新型的布斯解码器结合到SRAM阵列中，完成基于布斯编解码的位并行乘法累加运算，这不同于传统的基于位串行的存内计算，可以在没有很大程度增加面积的基础上提高多比特乘法的运算速度，降低了功耗。本发明能够用于神经网络硬件加速器，提高系统的运算速度和能量效率。