集成电路芯粒时序优化方法及其装置、设备、介质

本申请涉及一种集成电路芯粒时序优化方法及其装置、设备、介质，方法包括：基于芯粒后端布局结果，根据由OpenSTA工具生成的所有路径在建立时间上的总负时序裕量、所有路径在保持时间上的总负时序裕量、所有路径中建立时间最坏情况下的负时序裕量以及所有路径中保持时间最坏情况下的负时序裕量对芯粒的时序进行分析，并在出现违例时重新调整初步芯粒划分方案以确定迭代划分方案，直至芯粒的时序满足要求；当迭代划分方案满足时序优化要求时，记录并保存当前迭代划分方案，并继续对同层次的集成电路模块进行规整划分，直至该层次的所有初步芯粒划分方案被完全遍历。本申请能够大大缩短设计周期以及显著提高自动化和灵活性。