一种应用于HQC算法的稀疏多项式乘法加速器

本发明公开了一种应用于HQC算法的稀疏多项式乘法加速器电路，属于后量子密码算法硬件加速领域。包括稀疏多项式非零系数索引寄存器组、状态寄存器组、乘加单元、控制状态机和地址生成模块；稀疏多项式非零系数索引寄存器组用于存放稀疏多项式非零系数的索引，并向控制状态机提供索引，控制状态机还将获得的索引输入至地址生成模块；状态寄存器组用于配置和表示加速器工作状态，并存储寄存器的信息及向地址生成模块和控制状态机提供信息；地址生成模块用于进行地址信息的计算并将结果反馈给控制状态机；控制状态机从外部RAM读取稠密多项式的系数并输入至乘加单元中进行计算，在乘加单元完成计算后，控制状态机将计算结果写出至外部RAM中。