一种高速时钟占空比校准电路

本发明提供了一种高速时钟占空比校准电路包括：上路调整子电路和下路调整子电路，所述上路调整子电路和下路调整子电路之间设置有反馈控制子电路；所述上路调整子电路和下路调整子电路输入端输入的时钟信号形成时钟差分信号；所述反馈控制子电路用于生成上路和下路的最优占空比控制码；所述上路调整子电路和下路调整子电路按照对应的最优占空比控制码控制自身时钟的上升沿和下降沿，从而调整占空比。本发明可以应用在28nm及以下的CMOS工艺下，高速ADC、DAC、SERDES芯片设计中进行占空比校准，且本发明具有高精度、低功耗且面积小的优势。