提高测试覆盖率的测试电路及工作方法

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提高测试覆盖率的测试电路及工作方法
申请号:CN202510510804
申请日期:2025-04-23
公开号:CN120028681B
公开日期:2025-08-26
类型:发明专利
摘要
提高测试覆盖率的测试电路及工作方法,能够在对芯片做DFT时,保证高频时钟域逻辑at‑speed fault和stuck‑at fault都能测试的情况下,使得低频逻辑电路不做at‑speed测试时能够测试stuck‑at fault,从而提高整个芯片stuck‑at测试的覆盖率。当芯片进入at‑speed测试模式,由扫描使能scan_enable来控制第二时钟门控电路,在scan_enable拉高后,通过第三寄存器对scan_enable进行打拍处理,第二时钟门控电路输出时钟晚输出一个周期,通过第三与门使得scan_enable拉低时关停时钟输出。
技术关键词
时钟门控电路 测试覆盖率 测试电路 模式 芯片 逻辑电路 周期 信号
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