抗混叠降采样电路、电路模组、芯片和信号处理装置

本申请提供了一种抗混叠降采样电路、电路模组、芯片和信号处理装置，该电路包括寄存器、模I计数器、乘法器、加法器树、多路选择器、加法器、累加寄存器和锁存寄存器；寄存器在不同时钟周期下存储不同数据；模I计数器的计数变量的数值随着时钟周期的变化递增，根据计数变量的数值选取的滤波器系数和预设寄存器存储的数据输入对应的乘法器；加法器树对乘法器的输出结果进行加法运算；多路选择器在计数变量的数值控制下，选择输出0或累加寄存器的输出结果，加法器对加法器树的输出结果以及多路选择器选择输出的结果进行加法运算；累加寄存器对加法器的输出结果进行存储，并将存储的结果作为I倍降采样结果，或通过多路选择器输入加法器。