一种面向雷达侦测接收机的松耦合FPGA和DSP架构的时序控制方法及装置

一种面向雷达侦测接收机的松耦合FPGA和DSP架构的时序控制方法及装置，涉及雷达侦测信号处理领域。解决了现有的FPGA和DSP架构存在时序控制复杂还有数据交互效率低等问题。本发明所述的方法依托于FPGA的总体时序管理，结合中断方式控制DSP按照严格工作节拍进行工作，利用FPGA硬件并行性和实时性优势，DSP仅作为顺序执行的处理器，这种方式在雷达侦测接收机中平衡了实时性和计算效率，并且当后续需要扩展算法功能时，可直接增加DSP芯片的数量，在时序控制上只需修改FPGA的中断下发，让DSP之间的耦合度降低，提升系统扩展性和灵活性。还适用于优化雷达侦测系统中信号处理任务的实时性与资源分配效率领域。