基于电容电荷耦合的单比特全加器、多比特加法器和芯片

本发明属于集成电路领域，具体涉及一种基于电容电荷耦合的单比特全加器、多比特加法器和芯片。其包括4个NMOS管N1～N4，2个PMOS管P1、P2，7个电容C1～C7，2个反相器INV1、INV2，以及1个缓冲器B1；C7的电容值为C1～C6的两倍。其中，N1和N2构成的复位清零部分，电容C1～C7构成的模拟运算部分，其通过电容的电荷耦合效应实现模拟域内的加法运算，N3、N4，P1、P2，INV1、INV2，以及B1则构成的数字量化部分。相比于传统的全加器，本发明改变了电路的计算逻辑，能在保持输出满摆幅的情况下将全加器的晶体管数量大幅降低，显著减少面积，提升面积利用率。