一种针对存算阵列的异构高速并行读出电路优化结构

本发明公开一种针对存算阵列的异构高速并行读出电路优化结构，通过存算阵列正负权重实现较宽的输入数据范围，提高量化精度和准确性，在模拟域实现减法的运算操作，节省了运算资源。通过up‑down计数器和旁路基准阻态std单元标准量化方法进行差分输入，消除读出电路阵列化工艺失配带来的数据偏移。通过引入TDC进行粗细量化，提高转换速率。优化后的存算阵列异构并行读出电路达到了基于存算阵列计算及时间维度量化原理，实现两种神经网络模式下高速、高精度、高一致性的数据处理，高效的模块简并化设计更符合存算阵列特性，利于端对端的高密度集成工程化实现及应用。