基于RISC-V架构的平台级中断控制器、芯片及电子设备

本发明属于集成电路处理器设计技术领域，提供了基于RISC‑V架构的平台级中断控制器、芯片及电子设备，其技术方案为包括多个中断域，每个中断域包括中断源采集模块、中断传输模块和寄存器映射模块；对输入的中断源进行两级锁存，并读取每个中断源的中断源配置寄存器，获取每个中断源的触发方式以及中断域的交付模式，基于获取的信息来对中断源进行采集，并发送至寄存器映射模块中pending寄存器等待打包；所述中断传输模块被配置为：将寄存器映射模块中使能且选中pending寄存器的中断源并打包成MSI消息，发送给对应特权等级的IMSIC中断文件过总线发送至对应处理器核心中。提升了中断响应的效率，同时采用总线发送消息中断，降低处理器设计过程中的布线难度。