存储器读写测试加速系统、方法和存储介质

本申请涉及存储器测试领域，公开了一种存储器读写测试加速系统、方法和存储介质。该系统包括CPU与SOC芯片；SOC芯片包含读写加速器、DDR内存控制器和比较器；CPU用于在执行SLT模式下的读写测试时，持续输出携带有目标地址和目标数据的写指令；读写加速器用于确定写指令为读指令时，将目标数据发送至比较器，将目标地址发送至DDR内存控制器，以使其向待测存储器发起内存访问，以获取回读数据；比较器用于将回读数据与目标数据进行比对，得到比对结果。本申请在SLT测试模式下执行存储器的读写测试时，该CPU仅下发写指令，读写加速器对该写指令进行转换和下发，从而减轻CPU负荷，以提高存储器测试效率。