多层式芯片内置电感结构

本发明公开一种多层式芯片内置电感结构，包括：设置于介电层内的第一至第四半圈型绕线以及位于其下方的第五至第八半圈型绕线。介电层具有电感元件区并由中心线划分为第一及第二区。第一及第二半圈型绕线与第五及第六半圈型绕线同心排列于第一区，而第三及第四半圈型绕线与第七及第八半圈型绕线同心排列于第二区。第一、第七、第二及第八半圈型绕线依序电连接，而第三、第五、第四及第六半圈型绕线依序电连接。在俯视角度中，第三半圈型绕线与第一半圈型绕线对称排列，并且第三半圈型绕线与第七半圈型绕线部分重叠。