面向神经网络并行调度的单指令多线程处理器微架构装置

一种面向神经网络并行调度的单指令多线程处理器微架构装置，包括：前端取指模块，指令缓存模块，解码模块，算数逻辑运算单元，乘除法模块，访存单元和数据缓存模块，该微架构装置为每个线程分配了一个独特的线程编号，线程被组织为线程组，每个周期内，公平轮流仲裁器从线程组的指令缓冲区（Instruction Buffer）中选取指令送至后续的解码阶段。该微架构不仅解决了端侧设备在处理神经网络推理等高性能计算需求时面临的挑战，还通过创新性的架构设计，提供了既能降低能耗又能提升计算效率的有效解决方案。这对于推动端侧AI应用的发展具有重要意义。