芯片设计中基于综合网表提取异步路径及约束的方法

本发明提供芯片设计中基于综合网表提取异步路径及约束的方法，包括以下步骤：S1：使用primetime工具读取综合网表和sdc。本发明提供芯片设计中基于综合网表提取异步路径及约束的方法，通过根据综合网表和sdc文件提取出芯片所有异步路径，并对异步路径进行完整性检查，识别出未进行跨时钟处理的异步路径，并生成异步约束，可以快速的提取出芯片中所有的异步路径，并且可以进行异步设计完整性的检查，检查出异步设计是否调用了跨时钟通用模块，并把未调用公共跨时钟模块的异步路径打印出来，提示开发人员进行对应修改，而且可以直接输出异步约束，大大的减少了开发人员的时间成本，并且迭代速度快，不影响项目进度。