一种用于卷积神经网络最大池化层硬件计算的方法

本发明公开了一种用于卷积神经网络最大池化层硬件计算的方法，其结构包括池化模块、宽32位深32的FIFO缓存单元、比较器阵列及时序控制电路。该方法基于2×2池化模板，采用行奇偶分离策略：在偶数行，通过打一拍后对相邻两个激活值进行比较并写入FIFO；在奇数行，从FIFO中读取上一行对应最大值与当前值进行比较，得到最终池化结果。通过该结构设计，实现了最大池化操作在2个时钟周期内完成，计算过程高速、连续，显著减少中间存储和数据搬移过程。相比传统使用多个比较器或多周期遍历方式的池化实现，本发明在延迟控制和硬件资源占用方面具有明显优势，更适用于低功耗、高性能神经网络芯片的设计需求。