基于FPGA的高速AES解密方法、装置、设备及介质

本发明涉及基于FPGA的高速AES解密方法、装置、设备及介质，基于解密过程中计算模块前后轮无相关性这一特征，通过充分利用计算模块的空闲时序在相同的时间内，由传统的处理一组密文改进为串行处理四组密文，即完成四组密文的解密计算，相比于传统全并行方案不但能够大幅提升AES解密速度，还能使得资源占用仅为传统全并行方案的四分之一，从而满足AES在卫星的高速数据实时处理领域应用需求。