一种应用于电子对抗系统的单比特超宽带ADC芯片架构

本发明公开了一种应用于电子对抗系统的单比特超宽带ADC芯片架构，在该ADC芯片架构中，T‑coil电感宽带输入匹配网络的输出端与伪差分输入buffer电路的输入端连接，伪差分输入buffer电路的输出端与采样保持电路的输入端连接，每个采样保持电路的输出端与八通道时域交织比较器阵列的一个通道的输入端连接；八通道时域交织比较器阵列的输出端与串转并降速电路的输入端连接，串转并降速电路通过高速SerDes接口将信号输出至PAD。本发明在CMOS工艺下实现了0‑64GHz采样率与最大32GHz输入带宽的突破性指标，适用于电子对抗等需要超宽带信号采集的场景。