基于框架和封装设计支持电感与主控芯片堆叠的制备方法

本发明公开了一种基于框架和封装设计支持电感与主控芯片堆叠的制备方法，包括步骤：S1、设计基材框架，将主控芯片倒装在基材框架上；基材框架包括第一支撑层、第二支撑层和多个安装层；第一支撑层和第二支撑层的每个顶端均分别设置有每个电镀处；S2、将下层膜贴在底部，将上层膜贴在顶部，填充塑封料；S3、去除上层膜和下层膜，在每个电镀处焊接电感，完成制备。本发明通过框架一体化设计实现电感与主控芯片的3D堆叠，有效减少封装体积；还取消传统铜柱研磨步骤，通过NiPdAu电镀处焊接，快速高效连接电感，降低成本且提升良率；再结合打凹的高度差设计和斜坡通孔等，便于焊接使用且塑封填充均匀，使整体产品可靠性高，宜长期使用。