针对多模态电路设计规范的Verilog生成验证方法及装置

本发明提供一种针对多模态电路设计规范的Verilog生成验证方法及装置，涉及人工智能技术领域。该方法包括：获取电路代码数据集，生成第一组电路图片，使用大语言模型进行自然语言描述，构建多模态电路数据集；根据Python代码生成第二组电路图片，构建多模态通用数据集；对多模态大语言模型进行微调训练；针对不同任务定制提示词，根据提示词以及训练好的多模态大语言模型构建多个任务智能体；设计核心交互智能体，根据核心交互智能体与多个任务智能体完成电路设计、电路验证和电路知识问答任务。本发明能够提高电路设计验证准确率，缩短设计验证时间。