一种神经网络加速器的计算硬件架构及控制方法

本发明提供了一种神经网络加速器的计算硬件架构，包括：至少一个存储器；近内存张量乘法硬件；通用计算硬件；其中，所述近内存张量乘法硬件通过数据传输通路接收来自所述存储器和通用计算硬件的输入，并执行张量乘法降维计算；所述近内存张量乘法硬件的输出结果通过数据传输通路传输至存储器与通用计算硬件；存储器与通用计算硬件通过数据传输通路进行数据传输。本发明提高了神经网络加速器的通用性问题，缓解了带宽瓶颈。