一种存算一体的硬件加速器及其指令集架构

本发明公开了一种存算一体的硬件加速器及其指令集架构，该硬件加速器包括控制单元、运算执行单元和缓存单元；运算执行单元包括权重数据缓存模块、特征数据缓存模块和数据处理模块，数据处理模块对权重数据和特征数据进行卷积、激活、池化、全连接运算，运算结果发送至缓存单元；缓存单元根据仲裁器判断数据传输方向，将运算结果传回CPU，或者将处理结果暂存至片内缓存模块，下一次运算时将运算结果发送至特征数据缓存模块。本发明通过指令控制的数据流配置，可实现神经网络算法中卷积、激活、池化、全连接四种算子的在线配置，通过指令配置仲裁器，可实现中间运算结果的重复利用，减少了数据运算过程中与上层主机的数据交互。