一种基于Multi-Point CTS的芯片时钟设计优化方法

本发明公开了一种基于Multi‑Point CTS的芯片时钟设计优化方法，涉及芯片时钟设计优化技术领域，包括，使用硬件描述语言VHDL编写描述电路行为的RTL代码，采用Synopsys的DC EDA工具将RTL代码转换为逻辑网表，使用标准算法H‑Tree构建初步的时钟树结构布局，得到初步时钟树拓扑图；引入Multi‑Point CTS方法，采用多个时钟源对初步时钟树拓扑图进行优化，得到优化后的时钟树拓扑图；采用静态时序分析工具PrimeTime对优化后的时钟树拓扑图进行分析，得到时序分析结果；根据时序分析结果识别出优化后的时钟树拓扑图中时钟源到寄存器的最长路径，标记为关键路径，采用启发式搜索算法找到关键路径中放置缓冲器的最佳位置；再次利用PrimeTime，计算优化后的时钟树拓扑图实际延迟与最大允许延迟的差异值。