基于CMOS的大延时芯片

本申请提供一种基于CMOS的大延时芯片，包括基板和延时电路，延时电路包括至少一个延时单元，多个延时单元采用二进制权重级联结构依次连接，目标延时单元与下一个延时单元之间连接低噪声放大器，均设置在基板上。延时单元包括四个晶体管、延时态和参考态，参考态包括第一电感，两端分别连接第一晶体管、第二晶体管；延时态包括延时线，两端分别连接第三晶体管、第四晶体管；且第一晶体管与第三晶体管连接，第二晶体管与第四晶体管连接。延时单元中，低延时单元的延时线设置在低延时单元本体内，高延时单元的延时线设置在基板上。可增加延迟时间，减小工作频带内的损耗，解决延时器芯片延迟时间短且损耗波动大的问题。