一种JPEG2000编码器的高速实现结构

本发明涉及图像压缩编码技术领域，具体涉及一种JPEG2000编码器的高速实现结构，包括数据读取与预处理模块、电平位移模块、小波变换模块、数据分块模块、数据处理准备模块、多个位平面并行编码模块、位平面编码结果组合模块、MQ编码模块、Tier2编码模块、数据存储模块。本发明具有高速压缩性能，通过采用FPGA实现JPEG2000的压缩算法，充分利用了FPGA可并行操作的特性；高效的模块协同，各个模块之间紧密配合，提高了整体系统的运行效率；适应不同分辨率图像，能够根据不同分辨率图像的特点，灵活调整各模块的参数和处理流程；扩展性强，在设计策略上，保留了测试管脚，可以利用预留管脚完成功能的扩展，增强了系统的适应性和可升级性。