一种抗混叠降采样电路、电路模组、芯片和信号处理装置

本申请提供了一种抗混叠降采样电路、电路模组、芯片和信号处理装置，该电路包括第一乘法累加模组、至少一个第二乘法累加模组、第三乘法累加模组、模I计数器和锁存寄存器；第一至第三乘法累加模组的第一输入端均连接在一起，第一乘法累加模组的第二输入端输入数据0，输出端与第二乘法累加模组的第二输入端连接，第二乘法累加模组的输出端与第三乘法累加模组的第二输入端连接，第三乘法累加模组的输出端与锁存寄存器连接；模I计数器与第一至第三乘法累加模组和锁存寄存器的控制输入端连接，第一至第三乘法累加模组进行乘法运算和累加运算；锁存寄存器输出I倍降采样结果；第二乘法累加模组的数量根据滤波器阶数和模I计数器的模值I确定。