一种折叠FFT运算系统的硬件实现方法

本发明公开了一种折叠FFT运算系统的硬件实现方法，属于雷达信号处理技术领域。在雷达信号处理过程中，经常会遇到超过1k点数的FFT运算，仅使用一维FFT会造成大量的资源消耗以及，限制了其在一些高采样率的场景中的应用。本方法将超过1k点数的一维FFT拆解成两次小点数的FFT，并配合相位补偿达到一维FFT的效果。同时由于采样到的信号并不总是2的幂次，因此再配合上一个可补零/截取的预处理模块。这样能够完成超过1k点数的FFT运算过程。本发明能有效的减小超过1k点数FFT运算带来的资源消耗，优化芯片设计中的面积。