一种同步时序亚阈值逻辑电路优化方法及装置

本申请提供了一种同步时序亚阈值逻辑电路优化方法及装置，涉及电子技术领域。将待优化亚阈值逻辑电路中的基本组合逻辑单元转换为灵敏放大器‑传输晶体管逻辑电路，形成第一亚阈值逻辑电路；待优化亚阈值逻辑电路是基于亚阈值数字标准单元库，由基本组合逻辑单元和触发器单元组成的电路。然后确定灵敏放大器‑传输晶体管逻辑电路中的灵敏放大器和传输晶体管网络各自包括的匹配器件组，设置各匹配器件组中器件尺寸参数的关联关系，并优化灵敏放大器‑传输晶体管逻辑电路的器件尺寸参数，形成第二亚阈值逻辑电路。如此，减少信号削弱、减少延时，提高亚阈值逻辑电路的工作频率，且采用传输晶体管网络支持采用逻辑功能不固定的电路单元。