一种三维可重构硬件加速核芯片

本发明公开了一种三维可重构硬件加速核芯片，属于芯片技术领域，其技术方案要点是三维可重构硬件加速核芯片包括：可重构运算阵列用于提供至少一个单元级计算单元和至少一个算法级计算单元；存储阵列用于存储经AXI总线输入与可重构运算阵列输出的运算数据；控制器集合用于控制至少一个单元级计算单元和至少一个算法级计算单元，以分别实现单元级计算操作和算法级计算操作，以及控制存储阵列的运算数据存储，本发明通过独立的控制体系管理配置译码、重构控制、计算控制、数据分发与存储控制等调度功能，构建了基于静态调度、静态数据流模型的三维可重构硬件加速核芯片，该芯片通过存算解耦，实现了空间维度、时间维度、资源维度的多维可重构。