一种快速实现时序收敛的时钟树生成和优化方法

本发明属于数字集成芯片领域，具体涉及了一种快速实现时序收敛的时钟树生成和优化方法，旨在解决现有时钟树没有完全优化时序违例路径，难以实现时序快速收敛的问题。本发明包括：对RTL代码进行逻辑综合，获得逻辑综合后的时序收敛网表；基于时序收敛网表进行芯片布局规划和硬件单元放置；对放置好硬件单元的芯片进行时钟树生成和时钟树综合优化，获得时序收敛的待布线芯片数据；基于待布线芯片数据，根据预先设置的参数进行待布线芯片的布线，并进行静态时序分析。本发明通过结合EDA工具和手工调整时钟树结构、指导文件来有效优化芯片的频率指标，并且可以减少在时钟树生成及其之后的时序优化过程中的迭代次数，本发明方法有效可靠且方便实用。