一种多并口PHY共享PLL的时钟及控制方法

本发明的目的是提供一种多并口PHY共享PLL的时钟及控制方法，该方法包括：SOC锁相环、多个PHY和多个内存控制器；所述SOC锁相环与所述PHY和所述内存控制器连接，用于提供时钟信号。本发明采用一套多个并口PHY共享外部PLL的时钟方案，节省了芯片中PLL的数量，降低了芯片的面积和功耗，特别适用于面积较小，有超低功耗要求的芯片，不仅仅适用于单个并口PHY的系统，更适用于多并口PHY的系统，让并口PHY在SoC系统中的集成方式变得更加灵活多样化。