一种增强SOP多基岛稳定性的封装流程

本发明涉及半导体技术领域，具体地说是一种增强SOP多基岛稳定性的封装流程。包括如下步骤：S1，对导线架正面的废料区进行半蚀刻，形成半蚀刻区域；S2，在导线架正面贴装芯片；S3，对导线架正面进行第1次塑封，废料区内的半蚀刻区域也通过塑封料进行填充；S4，对导线架背面进行蚀刻，直到露出半蚀刻区域内填充的塑封料，将基岛和引脚分离、隔开；S5，第2次塑封。同现有技术相比，导线架半蚀刻后进行贴芯片和外来物件及焊线作业，无需连接筋，克服SOP导线架架全蚀刻后因连接筋支撑力不强导致多个基岛平面不稳和不平整的问题。塑封完成无需切Dummy Lead，提高可靠性。