一种叠层芯片混合信号边界扫描测试结构

本发明涉及叠层芯片的边界扫描测试领域，具体涉及一种结合IEEE 1838和IEEE 1149.4标准的叠层芯片边界扫描测试结构，重点涉及对叠层芯片连接部分TSV的故障与缺陷检测。本发明在叠层芯片中通过在连接叠层芯片的硅通孔TSV两端嵌入芯片封装寄存器DWR，并在芯片内部添加模拟测试总线以及相应接口电路构成扫描链，组成叠层芯片的混合信号边界扫描测试结构。芯片正常工作中，测试结构不影响芯片逻辑功能；测试过程中，测试上位机发送控制不同指令，实现叠层芯片连接性的全覆盖在线故障与缺陷检测。