一种基于FPGA的VGG-16卷积加速器设计及部署方法

本发明公开一种基于FPGA的VGG‑16卷积加速器设计及部署方法，包括以下步骤：部署方面：量化卷积神经网络模型，在牺牲部分精度的情况下将整个网络的量化为8bit数据类型，缩小到原来网络的1/4大小；根据VGG‑16模型各个卷积层输入特征图大小共同特点，固定卷积加速器的输入大小并通过重复调用卷积加速器，直到当前卷积神经网络计算完成；卷积加速器设计方面：在卷积加速器上增加对卷积加速器上的输入特征图分块并行计算，在卷积过程中实现流水并行方式。本发明为VGG‑16卷积加速器设计的分块策略，提高了卷积加速器单位时间内的计算吞吐量。